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DELAY1
- 本程序以ISE为开发平台，采用VHDL为开发语言，实现了对一个时钟信号延时的功能-the procedures to ISE for the development platform for the development of VHDL language, Implementation of a clock signal delay function
MEALY
- 状态机设计，用VHDL进行MEALY型状态机的设计。由于两个程序本身有延时现象，本实验进行了改进。
diantikongzhiqi
- 本设计是本人的课程设计，基于VHDL的电梯控制器的设计，能够实现12层电梯控制，上下开关，关门延时，提前关门，状态显示，通过波形仿真进行观看结果
Mean_64
- 原创代码，采用VHDL实现的64点均值滤波。实验测试过，效果良好。可轻松修改成任意点数均值滤波。采用了多点滑动运算，减小了输出延时，最大为3个时钟延迟。可用于AD采样后的滤波处理。
programe
- 项目程序，vhdl+C语言 开关等时性测量，测量多子开关的延时时间-Project procedures, vhdl+ C language switch isochronism measured Multi-switch delay time
CRC
- 本文提出一种通用的CRC 并行计算原理及实现方法,适于不同的CRC 生成多项式和不同并行度(如8 位、16 位、及32 位等) ,与目前已采用的查表法比较,不需要存放余数表的高速存储器,减少了时延,且可通过增加并 行度来降低高速数传系统的CRC 运算时钟频率.-In this paper, a universal principle of CRC and implementation of parallel computing methods for generating differ
8bit_LED_scan
- 8位七段码动态扫描控制VHDL设计。动态扫描模块，延时模块，译码模块。设计采用状态机思路。-The design of scan display of 8bit-segment-LCD based on VHDL
MC14490
- MC14490 延时消抖IC的VHDL实现-Consumer IC Buffeting MC14490 delay the realization of the VHDL
DE2_Default
- 延时一个 时间通过QUARTUS环境编写VHDL代码-delay a time
farrow
- 一份很好的数字时延程序（采用farrow算法），采用Verilog HDL，经过测试通过，是我一个雷达项目中的代替模拟时延的。精度很高，并有MATLAB程序验证-A good digital delay, Verilog HDL, procedures, is my test through a radar simulation project instead of the delay. Precision is high, and MATLAB validation
FPGA-IIC
- 利用VHDL实现延时程序 很不错的资料 适合学习CHDL-Delay procedure using VHDL implementation very good information for learning CHDL
nand_80
- 本设计是基于FPGA技术的VHDL语言开发的八十路与非门级联，实现延时-There is designed an eighty_nand2 standand logic for delay the time.
a
- 顺序延时关断三盏灯开关，有VHDL完整程序-control the lights on and off
The-question-of-time-delay
- 关于VHDL的时延问题的若干分析，可以借鉴-The analysie of time delay of Quartus II
adc0804_vhdl
- ADC0804在FPGA上实现，主要采用VHDL语言编写，利用延时实现数模转换-ADC0804 implemented on FPGA using VHDL language, the use of delay to the digital to analog conversion
Tdiaantikonggh
- 本设计是本人的课程设计，一种基于VHDL的电梯控制器的设计，能够实现12层电电梯控制，上下开关，关门延时，提前关门，状态显示出来，通过波形仿真进行观看结果 -The design is my curriculum design, based on VHDL design of the elevator controller to achieve the 12-layer electric elevator control, and switch up and down, closing de
delay
- 一个基于FPGA的VHDL编写的延时程序。-A delay procedures based on FPGA VHDL written.
EDA
- 采用一种基于FPGA的IIR数字滤波器的设计方案,通过QuartusⅡ的设计平台，采用自顶向下的模块化设计思想将整个IIR数字滤波器分为：时序控制、延时、补码乘加和累加四个功能模块。分别对各模块采用VHDL进行描述后，进行了仿真和综合。-IIR digital filter using a FPGA-based design, analyzes the theory and design method of IIR digital filter, then through QuartusⅡ de
example7_jtd
- VHDL实现交通灯，通过分频操作实现对灯的控制和延时，运用的多种分频时钟来控制进程。-VHDL to achieve traffic lights, through the frequency control and the frequency of the lamp control and delay, the use of a variety of frequency control clock to control the process.
key_debounce
- 按键消抖操作，采用计数延时20ms的方式实现按键消抖，防止出现误按，VHDL和verilog-Button shaking operation, the use of counting delay 20ms way to achieve the key to shake, to prevent the error, VHDL and verilog